IC交易网站 ——ConvNext 的运行速度比 Fallback 快 28 倍

发表日期：2024-07-22

IC芯片网www.icxpw.com了解，两个月前，我们在博客中强调了使用传统 NPU 加速器搭配 DSP 或 CPU 进行“后备”操作的谬误。（后备失败惨不忍睹，2024 年 5 月）。在那篇博客中，我们计算了带有 DSP 的系统在执行当今领先的新型 ML 网络之一 ConvNext 中的新操作时预期的性能。结果令人沮丧——如果新的操作符 GeLu 和 LayerNorm 不存在于硬连线 NPU 加速器中，而是在当今市场上最大、最强大的 DSP 核心上运行，则尝试运行 ConvNext 主干每秒的推理次数不到一次。

7 月 16 日，Quadric 发布了 ConvNext 网络的首批实现。与 DSP-NPU Fallback 性能相比，对于同样大的输入图像尺寸：1600 x 928，Quadric 的 Chimera QC Ultra GPNPU 比 DSP+NPU 组合快 28 倍（28,000%！）。这不是一个玩具网络，而是一个真正有用的图像尺寸。Quadric 不仅发布了 ConvNext 的一个不同变体的结果，还发布了三个不同变体的结果：Tiny 和 Small 变体，输入图像尺寸为 640×640、800×800、928×1600。所有结果都可以在Quadric Developers' Studio中在线查看。

编译代码，无需手工制作

IC芯片网-IC芯片电子元器件采购平台介绍，为什么我们要同时提供三种不同的半导体 ConvNext 变体？为什么在我们上次发布（4 月）仅仅 3 个月（2024 年 7 月）之后，这三个变体就与 50 多个其他新网络示例同时添加到在线 DevStudio 环境中？是不是因为 Quadric 拥有一支超高产的数据科学家和低级软件程序员大军，www.icxpw.com他们在强迫劳动营里每周 7 天、每天 24 小时坐在电脑前，每天吃的都是糖果和能量饮料？还是因为我们的 Chimera Graph Compiler (CGC) 的重大新功能改进，导致数百个新网络突然涌现？事实证明，与违反劳动法相比，构建图形编译技术要高效得多，也更符合道德规范。

此最新版本的 CGC 编译器完全处理了芯片 ConvNext 中的所有图形运算符，这意味着我们能够直接从网络上的模型存储库获取模型源，并自动编译源模型以针对我们的 Chimera GPNPU。对于 ConvNext，它是来自 OpenMMLab 的 GitHub 存储库，其中包含源 Pytorch 模型。登录 DevStudio 亲自查看链接和芯片源代码！不是手工制作的。没有运算符交换。没有耗时的模型大手术。只是一个世界级的编译堆栈，针对可以运行任何机器学习模型的完全可编程的 GPNPU。

支持型号数量呈爆炸式增长

也许比我们支持 ConvNext 的能力（高达 28 FPS 的帧速率）更令人印象深刻的是，www.icxpw.com随着我们的工具链迅速成熟，在 Chimera 处理器上编译和运行的工作模型数量惊人地增加。

更多模型，更快的代码

IC芯片网-电子元器件采购平台分析，在最新软件版本中，我们不仅在模型支持广度方面取得了巨大飞跃，而且随着 CGC 编译器内部优化过程的不断扩展和改进，我们还继续在以前运行的模型上提供渐进式性能改进。一些网络在过去 3 个月内就实现了超过 50% 的改进。我们知道我们的 ConvNext 数字将迅速提高。随着我们的编译器技术不断发展和成熟，性能改进将在未来数月和数年内持续进行，因为与具有固定功能集和固定性能的硬连线加速器不同，处理器可以随着工具链中的优化和算法的发展而不断改进。

可编程通用IC NPU (GPNPU)

Quadric 将数据流阵列加速器的最佳属性与完全可编程性相结合，在保持无限可编程性的同时，实现了高 ML 性能。基本的 Chimera 架构将一个乘法累加 (MAC) 单元块与一个全功能 32 位 ALU 和一个小型本地内存配对。然后，这个 MAC-ALU-内存构建块（称为处理单元 (PE)）被平铺到 PE 矩阵中，形成一系列半导体GPNPU，提供 1 TOP 到 864 TOP。Chimera GPNPU 部分是脉动阵列，部分是 DSP，实现了效率和完全面向未来的承诺。

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